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포지션 | 디자인 검증 엔지니어 (Design Verification(DV) Engineer) | ||
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회 사 | 벤처기업 | 직 급 | 대리 ~ 차장 |
외국어 | 수준 : | 연령/성별 | 무관 |
진행절차 | 서류전형 -> 1차면접 ->2차면접 | 마감일 | 2017-12-31 |
[주요업무]
-디자인에 대한 Functional test plan 작성 (설계팀과 협력하여 진행) -디자인에 대한 constrained ramdom verification test/ directed test 작성 -디자인에 대한 검증 환경 구축 -Functional coverage/ code coverage 목표를 달성하기 위한 검증 작업 -다양한 디자인 레벨 (IP/Sub-system/SoC Level)에서의 검증 작업 [자격요건] - 학력 : 대졸 이상 (4년) - 경력 : 경력 3년 ~ 15년 - UVM 등의 최신 검증 방법론에 대한 이해 - Verilog, Systemverilog 등 HDL에 대한 이해 - 문제의 원인 분석 및 디버깅 능력 - 디지털 회로 설계에 대한 지식 - 객체지향 프로그래밍 (OOP)에 대한 이해 - C/C++, python, perl, tcl 등 프로그래밍 언어에 대한 이해 |
성 명 | 이승준대표 | 이메일 | sjlee@careerlimes.com |
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전 화 | 휴대폰 | 010-****-**** |